LMK04832EVM
LMK04832 超低ノイズ、3.2GHz、15 出力、JESD204B クロック・ジッタ・クリーナ用評価モジュール
LMK04832EVM
概要
LMK04832 評価モジュール (EVM) を使用すると、テスト機器や他の評価ボードで LMK04832 を評価し、特定のアプリケーションで使用するブロックまたはシステムの要件を検証することができます。
LMK04832EVM (評価基板) は、デュアル・ループ動作の 122.88MHz VCXO をあらかじめ実装済みです。性能評価の目的で他の VCXO 周波数が必要な場合や、特定の VCXO が望ましい場合、標準の VCXO を置き換えることができます。
この EVM (評価基板) は、シングル・ループ動作、またはクロック分周器 / 遅延 / ファンアウト構成に合わせて再構成できます。LMK04832 は多用途デバイスであり、LMK04832EVM を使用すると、LMK04832 をさまざまな構成で評価できます。
特長
- PLL1 を動作させるための最大 3 個のクロック入力と、PLL2 を動作させるための最大 4 個のクロック入力
- OSCin の信号をバッファ経由で OSCout ポートに出力。この機能を使用する場合、クロック入力を 1 個減らす
- 内部 VCO、外部 VCO、またはクロック入力から取得した信号を 14 個のクロック出力に供給。さらに、OSCin の信号をバッファ経由で 1 個出力
- マルチデバイスを同期するために、CLKin0 ピンまたは SYNC ピンに SYNC を入力
- LMK04832EVM
- USB2ANY
クロック ジッタ クリーナ
開始する
- LMK04832EVM のご注文
- TICSPRO SW と PLLATINUMSIM-SW のダウンロードとインストール
- LMK04832EVM user's guide (英語) を読む
- TICSPRO SW を使用して複数のレジスタを構成し、PLLATINUMSIM-SW で性能をシミュレート
購入と開発の開始
LMK04832EVM — LMK04832 JESD204B クロック・ジッタ・クリーナ/クロック・ジェネレータ/ディストリビューションの評価モジュール
PLLATINUMSIM-SW — PLLatinum Sim Tool
製品
クロック・バッファ
クロック・ジェネレータ
クロック ジッタ クリーナ
Oscillators
ハードウェア開発
評価ボード
リリース情報
Bug fixes
最新情報
- Added LMK6H/D/C/P family of oscillators
- Added LMK61 oscillator
- Added LMK3H oscillator
- Added LMX1205
TICSPRO-SW — TICS Pro GUI and Live Programming Tool for Clocking Devices
TICSPRO-SW — TICS Pro GUI and Live Programming Tool for Clocking Devices
TICS Pro 1.7.7.9 installer binary for Windows operating system
製品
クロック・ジェネレータ
クロック・バッファ
Oscillators
クロック ジッタ クリーナ
クロック ネットワーク シンクロナイザ
RF PLL / シンセサイザ
ハードウェア開発
評価ボード
ドキュメント
TICS Pro 1.7.7.9 Release Notes
TICS Pro 1.7.7.9 Software Manifest
リリース情報
NOTE: v1.7.7.8 was withdrawn due to the installer being built with an older version of several profiles. v1.7.7.9 includes the correct files, and is otherwise identical to v1.7.7.8.
Bug Fixes
- Start Page: dimming improvements for unused input references, force FB config 1 only and require manual copying for FB config 2
- Validation Page: DPLL LOFL validation registers for FB2 are programmed for cases where FB2 is used
- ZDM Page: Added relative time calculations for DPLLx_PH_OFFSET
- Programming Page: Added DPLL loop filter register generator, clearly indicate ROM-only registers for post-EEPROM boot sequence
- LMK5B12212 will now calculate loop filter values
- LMK5B12212 and LMK5C12212A "Read Status" and "Read RO Regs" buttons fixed
- LMK5B12212 and LMK5C12212A corrected PLL1 VCO post-divider frequency on OUT0&1, OUT2&3 pages
- Improved accuracy of frequency error warnings
- Frequency Planner: OUT0/OUT1 CMOS and LDO voltage are now correctly set, REFx for OUT0 or OUT1 is now correctly set
- ZDM configuration now fails more gracefully for unsupported non-integer input/output attempts
Known Issues
- NEW: LMK5B and LMK5C family - In some cases, "Assign Selected VCO Settings to Device" and "Apply Output Clock Settings to Device" may need to be pressed twice for certain cascaded configurations to display correctly
- LMK5C33216 - When cascading from VCO3 to DPLL input, the divide value must manually be entered into DPLLx_REF5_RDIV as ( VCO3 output frequency / DPLLx TDC frequency )
- LMK05318 - In some cases, it is necessary to press "Calculate Frequency Plan" twice for correct VCO2 frequency. This issue is resolved in LMK05318B GUI.
- Burst mode page looping requires long delays to halt, and halting may crash the GUI. If possible, do not loop in burst mode.
- User Controls page can sometimes become desynchronized from Raw Registers and other pages. Refer to Raw Registers or other pages for correct values. Saving/Loading and Import/Export of register data is unaffected, and register data will still be written to and read from connected devices correctly.
設計ファイル
技術資料
種類 | タイトル | 英語版のダウンロード | 日付 | |||
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* | EVM ユーザー ガイド (英語) | LMK04832EVM User’s Guide (Rev. A) | 2017年 12月 21日 | |||
証明書 | LMK04832EVM EU Declaration of Conformity (DoC) | 2019年 1月 2日 | ||||
データシート | LMK04832 超低ノイズ、JESD204B準拠クロック・ジッタ・クリーナ、デュアル・ループPLL内蔵 データシート (Rev. A 翻訳版) | PDF | HTML | 2018年 5月 22日 |