JAJSD26A February   2017  – March 2017 ADC32RF44

PRODUCTION DATA.  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 改訂履歴
  5. 5 Device Comparison Table
  6. 6 Pin Configuration and Functions
  7. 7 Specifications
    1. 7.1 Absolute Maximum Ratings
    2. 7.2 ESD Ratings
    3. 7.3 Recommended Operating Conditions
    4. 7.4 Thermal Information
    5. 7.5 Electrical Characteristics
    6. 7.6 AC Performance Characteristics
    7. 7.7 Digital Requirements
    8. 7.8 Timing Requirements
    9. 7.9 Typical Characteristics
  8. 8 Parameter Measurement Information
    1. 8.1 Input Clock Diagram
  9. 9 Detailed Description
    1. 9.1 Overview
    2. 9.2 Functional Block Diagram
    3. 9.3 Feature Description
      1. 9.3.1  Analog Inputs
        1. 9.3.1.1 Input Clamp Circuit
      2. 9.3.2  Clock Input
      3. 9.3.3  SYSREF Input
        1. 9.3.3.1 Using SYSREF
        2. 9.3.3.2 Frequency of the SYSREF Signal
      4. 9.3.4  DDC Block
        1. 9.3.4.1 Operating Mode: Receiver
        2. 9.3.4.2 Operating Mode: Wide-Bandwidth Observation Receiver
        3. 9.3.4.3 Decimation Filters
          1. 9.3.4.3.1  Divide-by-4
          2. 9.3.4.3.2  Divide-by-6
          3. 9.3.4.3.3  Divide-by-8
          4. 9.3.4.3.4  Divide-by-9
          5. 9.3.4.3.5  Divide-by-10
          6. 9.3.4.3.6  Divide-by-12
          7. 9.3.4.3.7  Divide-by-16
          8. 9.3.4.3.8  Divide-by-18
          9. 9.3.4.3.9  Divide-by-20
          10. 9.3.4.3.10 Divide-by-24
          11. 9.3.4.3.11 Divide-by-32
          12. 9.3.4.3.12 Latency with Decimation Options
        4. 9.3.4.4 Digital Multiplexer (MUX)
        5. 9.3.4.5 Numerically-Controlled Oscillators (NCOs) and Mixers
      5. 9.3.5  NCO Switching
      6. 9.3.6  SerDes Transmitter Interface
      7. 9.3.7  Eye Diagrams
      8. 9.3.8  Alarm Outputs: Power Detectors for AGC Support
        1. 9.3.8.1 Absolute Peak Power Detector
        2. 9.3.8.2 Crossing Detector
        3. 9.3.8.3 RMS Power Detector
        4. 9.3.8.4 GPIO AGC MUX
      9. 9.3.9  Power-Down Mode
      10. 9.3.10 ADC Test Pattern
        1. 9.3.10.1 Digital Block
        2. 9.3.10.2 Transport Layer
        3. 9.3.10.3 Link Layer
    4. 9.4 Device Functional Modes
      1. 9.4.1 Device Configuration
      2. 9.4.2 JESD204B Interface
        1. 9.4.2.1 JESD204B Initial Lane Alignment (ILA)
        2. 9.4.2.2 JESD204B Frame Assembly
        3. 9.4.2.3 JESD204B Frame Assembly in Bypass Mode
        4. 9.4.2.4 JESD204B Frame Assembly with Decimation (Single-Band DDC): Complex Output
        5. 9.4.2.5 JESD204B Frame Assembly with Decimation (Single-Band DDC): Real Output
        6. 9.4.2.6 JESD204B Frame Assembly with Decimation (Single-Band DDC): Real Output
        7. 9.4.2.7 JESD204B Frame Assembly with Decimation (Dual-Band DDC): Complex Output
        8. 9.4.2.8 JESD204B Frame Assembly with Decimation (Dual-Band DDC): Real Output
      3. 9.4.3 Serial Interface
        1. 9.4.3.1 Serial Register Write: Analog Bank
        2. 9.4.3.2 Serial Register Readout: Analog Bank
        3. 9.4.3.3 Serial Register Write: Digital Bank
        4. 9.4.3.4 Serial Register Readout: Digital Bank
        5. 9.4.3.5 Serial Register Write: Decimation Filter and Power Detector Pages
    5. 9.5 Register Maps
      1. 9.5.1  Example Register Writes
      2. 9.5.2  Register Descriptions
        1. 9.5.2.1 General Registers
          1. 9.5.2.1.1 Register 000h (address = 000h), General Registers
          2. 9.5.2.1.2 Register 002h (address = 002h), General Registers
          3. 9.5.2.1.3 Register 003h (address = 003h), General Registers
          4. 9.5.2.1.4 Register 004h (address = 004h), General Registers
          5. 9.5.2.1.5 Register 010h (address = 010h), General Registers
          6. 9.5.2.1.6 Register 011h (address = 011h), General Registers
          7. 9.5.2.1.7 Register 012h (address = 012h), General Registers
      3. 9.5.3  Master Page (M = 0)
        1. 9.5.3.1 Register 020h (address = 020h), Master Page
        2. 9.5.3.2 Register 032h (address = 032h), Master Page
        3. 9.5.3.3 Register 039h (address = 039h), Master Page
        4. 9.5.3.4 Register 03Ch (address = 03Ch), Master Page
        5. 9.5.3.5 Register 05Ah (address = 05Ah), Master Page
        6. 9.5.3.6 Register 03Dh (address = 3Dh), Master Page
        7. 9.5.3.7 Register 057h (address = 057h), Master Page
        8. 9.5.3.8 Register 058h (address = 058h), Master Page
      4. 9.5.4  ADC Page (FFh, M = 0)
        1. 9.5.4.1 Register 03Fh (address = 03Fh), ADC Page
        2. 9.5.4.2 Register 042h (address = 042h), ADC Page
      5. 9.5.5  Digital Function Page (610000h, M = 1 for Channel A and 610100h, M = 1 for Channel B)
        1. 9.5.5.1 Register A6h (address = 0A6h), Digital Function Page
      6. 9.5.6  Offset Corr Page Channel A (610000h, M = 1)
        1. 9.5.6.1 Register 034h (address = 034h), Offset Corr Page Channel A
        2. 9.5.6.2 Register 068h (address = 068h), Offset Corr Page Channel A
      7. 9.5.7  Offset Corr Page Channel B (610000h, M = 1)
        1. 9.5.7.1 Register 068h (address = 068h), Offset Corr Page Channel B
      8. 9.5.8  Digital Gain Page (610005h, M = 1 for Channel A and 610105h, M = 1 for Channel B)
        1. 9.5.8.1 Register 0A6h (address = 0A6h), Digital Gain Page
      9. 9.5.9  Main Digital Page Channel A (680000h, M = 1)
        1. 9.5.9.1 Register 000h (address = 000h), Main Digital Page Channel A
        2. 9.5.9.2 Register 0A2h (address = 0A2h), Main Digital Page Channel A
      10. 9.5.10 Main Digital Page Channel B (680100h, M = 1)
        1. 9.5.10.1 Register 000h (address = 000h), Main Digital Page Channel B
        2. 9.5.10.2 Register 0A2h (address = 0A2h), Main Digital Page Channel B
      11. 9.5.11 JESD Digital Page (6900h, M = 1)
        1. 9.5.11.1  Register 001h (address = 001h), JESD Digital Page
        2. 9.5.11.2  Register 002h (address = 002h ), JESD Digital Page
        3. 9.5.11.3  Register 003h (address = 003h), JESD Digital Page
        4. 9.5.11.4  Register 004h (address = 004h), JESD Digital Page
        5. 9.5.11.5  Register 006h (address = 006h), JESD Digital Page
        6. 9.5.11.6  Register 007h (address = 007h), JESD Digital Page
        7. 9.5.11.7  Register 016h (address = 016h), JESD Digital Page
        8. 9.5.11.8  Register 017h (address = 017h), JESD Digital Page
        9. 9.5.11.9  Register 032h-035h (address = 032h-035h), JESD Digital Page
        10. 9.5.11.10 Register 036h (address = 036h), JESD Digital Page
        11. 9.5.11.11 Register 037h (address = 037h), JESD Digital Page
        12. 9.5.11.12 Register 03Eh (address = 03Eh), JESD Digital Page
      12. 9.5.12 Decimation Filter Page
        1. 9.5.12.1  Register 000h (address = 000h), Decimation Filter Page
        2. 9.5.12.2  Register 001h (address = 001h), Decimation Filter Page
        3. 9.5.12.3  Register 002h (address = 2h), Decimation Filter Page
        4. 9.5.12.4  Register 005h (address = 005h), Decimation Filter Page
        5. 9.5.12.5  Register 006h (address = 006h), Decimation Filter Page
        6. 9.5.12.6  Register 007h (address = 007h), Decimation Filter Page
        7. 9.5.12.7  Register 008h (address = 008h), Decimation Filter Page
        8. 9.5.12.8  Register 009h (address = 009h), Decimation Filter Page
        9. 9.5.12.9  Register 00Ah (address = 00Ah), Decimation Filter Page
        10. 9.5.12.10 Register 00Bh (address = 00Bh), Decimation Filter Page
        11. 9.5.12.11 Register 00Ch (address = 00Ch), Decimation Filter Page
        12. 9.5.12.12 Register 00Dh (address = 00Dh), Decimation Filter Page
        13. 9.5.12.13 Register 00Eh (address = 00Eh), Decimation Filter Page
        14. 9.5.12.14 Register 00Fh (address = 00Fh), Decimation Filter Page
        15. 9.5.12.15 Register 010h (address = 010h), Decimation Filter Page
        16. 9.5.12.16 Register 011h (address = 011h), Decimation Filter Page
        17. 9.5.12.17 Register 014h (address = 014h), Decimation Filter Page
        18. 9.5.12.18 Register 016h (address = 016h), Decimation Filter Page
        19. 9.5.12.19 Register 01Eh (address = 01Eh), Decimation Filter Page
        20. 9.5.12.20 Register 01Fh (address = 01Fh), Decimation Filter Page
        21. 9.5.12.21 Register 033h-036h (address = 033h-036h), Decimation Filter Page
        22. 9.5.12.22 Register 037h (address = 037h), Decimation Filter Page
        23. 9.5.12.23 Register 038h (address = 038h), Decimation Filter Page
        24. 9.5.12.24 Register 039h (address = 039h), Decimation Filter Page
        25. 9.5.12.25 Register 03Ah (address = 03Ah), Decimation Filter Page
      13. 9.5.13 Power Detector Page
        1. 9.5.13.1  Register 000h (address = 000h), Power Detector Page
        2. 9.5.13.2  Register 001h-002h (address = 001h-002h), Power Detector Page
        3. 9.5.13.3  Register 003h (address = 003h), Power Detector Page
        4. 9.5.13.4  Register 007h-00Ah (address = 007h-00Ah), Power Detector Page
        5. 9.5.13.5  Register 00Bh-00Ch (address = 00Bh-00Ch), Power Detector Page
        6. 9.5.13.6  Register 00Dh (address = 00Dh), Power Detector Page
        7. 9.5.13.7  Register 00Eh (address = 00Eh), Power Detector Page
        8. 9.5.13.8  Register 00Fh, 010h-012h, and 016h-019h (address = 00Fh, 010h-012h, and 016h-019h), Power Detector Page
        9. 9.5.13.9  Register 013h-01Ah (address = 013h-01Ah), Power Detector Page
        10. 9.5.13.10 Register 01Dh-01Eh (address = 01Dh-01Eh), Power Detector Page
        11. 9.5.13.11 Register 020h (address = 020h), Power Detector Page
        12. 9.5.13.12 Register 021h (address = 021h), Power Detector Page
        13. 9.5.13.13 Register 022h-025h (address = 022h-025h), Power Detector Page
        14. 9.5.13.14 Register 027h (address = 027h), Power Detector Page
        15. 9.5.13.15 Register 02Bh (address = 02Bh), Power Detector Page
        16. 9.5.13.16 Register 037h (address = 037h), Power Detector Page
        17. 9.5.13.17 Register 038h (address = 038h), Power Detector Page
        18. 9.5.13.18 Power Detector Page (Direct Addressing, 16-Bit Address, 5400h)
          1. 9.5.13.18.1 Register 032h-035h (address = 032h-035h), Power Detector Page
  10. 10Application and Implementation
    1. 10.1 Application Information
      1. 10.1.1 Start-Up Sequence
      2. 10.1.2 Hardware Reset
      3. 10.1.3 SNR and Clock Jitter
        1. 10.1.3.1 External Clock Phase Noise Consideration
      4. 10.1.4 Power Consumption in Different Modes
      5. 10.1.5 Using DC Coupling in the ADC32RF42
        1. 10.1.5.1 Bypassing the Offset Corrector Block
          1. 10.1.5.1.1 Effect of Temperature
    2. 10.2 Typical Application
      1. 10.2.1 Design Requirements
        1. 10.2.1.1 Transformer-Coupled Circuits
      2. 10.2.2 Detailed Design Procedure
      3. 10.2.3 Application Curves
  11. 11Power Supply Recommendations
  12. 12Layout
    1. 12.1 Layout Guidelines
    2. 12.2 Layout Example
  13. 13デバイスおよびドキュメントのサポート
    1. 13.1 ドキュメントのサポート
      1. 13.1.1 関連資料
    2. 13.2 ドキュメントの更新通知を受け取る方法
    3. 13.3 コミュニティ・リソース
    4. 13.4 商標
    5. 13.5 静電気放電に関する注意事項
    6. 13.6 Glossary
  14. 14メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

1 特長

  • 14ビット、デュアル・チャネル、1.5GSPS ADC
  • ノイズ・フロア: -154.2dBFS/Hz
  • 最高4.0GHzをサポートするRF入力
  • アパーチャ・ジッタ: 90fS
  • チャネル分離: fIN = 1.8GHzにおいて95dB
  • スペクトラム性能(fIN = 900MHz、–2dBFS時)
    • SNR: 61.2dBFS
    • SFDR: 65dBc HD2、HD3
    • SFDR: 79dBc (スプリアスのワーストケース)
  • スペクトラム性能(fIN = 1.85GHz、-2dBFS時)
    • SNR: 58.3dBFS
    • SFDR: 69dBc HD2、HD3
    • SFDR: 74dBc (スプリアスのワーストケース)
  • オンチップのデジタル・ダウン・コンバータ
    • 最大4つのDDC (デュアル・バンド・モード)
    • DDCごとに最大3つの独立NCO
  • 過電圧保護用のオンチップの入力クランプ
  • プログラム可能なオンチップの電力検出器、AGCサポート用アラーム・ピン付き
  • オンチップ・ディザリング
  • オンチップの入力終端
  • 入力フル・スケール: 1.35VPP
  • マルチチップの同期をサポート
  • JESD204Bインターフェイス
    • サブクラス1ベースの確定的レイテンシ
    • チャネルごとに4レーン、12.5Gbps
  • 消費電力: 1.5GSPSのとき2.95W/Ch
  • 72ピンのVQFNパッケージ(10mm×10mm)

2 アプリケーション

  • マルチバンド、マルチモードの2G、3G、4G携帯電話レシーバ
  • フェーズ・アレイ・レーダー
  • 電子兵器
  • ケーブル・インフラストラクチャ
  • 広帯域ワイヤレス
  • 高速デジタイザ
  • ソフトウェア定義のラジオ
  • 通信テスト機器
  • マイクロ波およびミリ波受信機

3 概要

ADC32RF42デバイスは、14ビット、1.5GSPS、デュアル・チャネルのA/Dコンバータ(ADC)で、最高 4GHz、さらにそれ以上の入力周波数でのRFサンプリングをサポートします。ADC32RF42は高い信号対雑音比(SNR)を実現するよう設計されており、-154.2dBFS/Hzのノイズ・スペクトル密度と、広い入力周波数範囲にわたるダイナミック・レンジおよびチャネル分離を実現します。バッファ付きアナログ入力とオンチップの終端により、広い周波数帯域にわたって入力インピーダンスが均一で、サンプルとホールドのグリッチ・エネルギーが最小化されます。

各ADCチャネルは、デュアル・バンドのデジタル・ダウン・コンバータ(DDC)に接続でき、DDCごとに3つまでの独立した16ビット数値制御発振器(NCO)により、位相コヒーレントな周波数ホッピングが可能です。さらに、ADCにはフロントエンドのピークおよびRMS電力検出器とアラーム機能が装備されており、外部の自動ゲイン制御(AGC)アルゴリズムをサポートします。

ADC32RF42は、サブクラス1ベースの確定的レイテンシを持つJESD204Bシリアル・インターフェイスをサポートし、12.5Gbpsまでのデータ速度で、ADCごとに最大4レーンを使用できます。このデバイスは72ピンのVQFNパッケージ(10mm×10mm)で供給され、工業用温度範囲(-40℃～+85℃)に対応します。

製品情報(1)

型番 パッケージ 本体サイズ(typ)
ADC32RF42 VQFN (72) 10.00mm×10.00mm
  1. 提供されているすべてのパッケージについては、このデータシートの末尾にある注文情報を参照してください。

ブロック概略図

ADC32RF44 frontpage_sbas809.gif

4 改訂履歴

Changes from * Revision (February 2017) to A Revision

  • Changed the test condition of Power Consumption parameter in Electrical Characteristics table from 12-bit to 14-bit.Go
  • Changed minimum specification of NSD parameter (fIN = 1850 MHz) from 146.6 to 146.1Go
  • Changed minimum specifications of HD3, HD4 and HD5, and IL spur parameters (fIN = 1850 MHz) from 63 to 62.5, from 70 to 69.5, and from 68 to 66.5, respectivelyGo
  • Changed the name of the device from ADC32RF44 to ADC32RF42 across the documentGo
  • Changed the value of fS from 2.6 GSPS to 1.5 GSPS across the document. Go
  • Changed the value from 12-bit to 14-bit in Power Consumption in Different Modes section.Go